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一种用于高速ADC的采样保持电源电路的设计

 近年来,随着数字信号处理技术的迅猛发展,数字信号处理技术广泛地应用于各个领域。因此对作为模拟和数字系统之间桥梁的模数转换器(ADC)的性能也提出了越来越高的要求。低电压高速ADC在许多的电子器件的应用中是一个关键部分。由于其他结构诸如两步快闪结构或内插式结构都很难在高输入频率下提供低谐波失真,因此流水线结构在高速低功耗的ADC应用中也成为一个比较常用的结构。

    作为流水线ADC前端的采样保持电路是整个系统的关键模块电路之一。设计一个性能优异的采样保持电路是避免采样歪斜(timing skew)最直接的方法。

    本文基于TSMC 0.25μm CMOS工艺,设计了一个具有高增益、高带宽的OTA,并且利用该OTA构造一个适用于10位,100 MS/s的流水线ADC的采样保持电路。文章讨论了适宜采用的跨导运算放大器的结构以及对其性能产生影响的因素和采样保持电路的结构,最后给出了仿真结果。

    OTA的设计
 
    1、OTA结构

    在2.5 V的电源电压下,虽然套筒式共源共栅结构具有高速、高频、低功耗的特点,但由于套筒式结构的输出摆幅低,不太适合低压下的设计。因此折叠式共源共栅的运放结构是一个较好的选择,如图1(a)所示。由于该OTA将用于闭环结构,为了减少输入端的寄生电容,采用了NMOS管作为输入管。

    本文采用如图1(b)所示的增益自举电路结构。放弃使用四个单端输入-单端输出的运放是因为后者不仅会增加功耗和面积,而且由于不可避免地采用电流镜结构会引入镜像极点,限制了OTA的频率特性,使其单位增益带宽变小。为了提供最大的输出摆幅,放大器A2必须采用NMOS的输入差动对。同理,放大器A1必须采用PMOS作为输入差动对。

    由于该OTA将应用到10位,100 MS/s流水线ADC的采样保持电路中,其增益A0应满足式中,


    N为ADC的分辨率,B为每级的有效位数。对于本例,N=10,B=1,则A0>72.25 dB.对于如此大的直流增益,即使采用了增益自举电路结构,主运放和辅助运放的增益还是要达到40 dB以上。以图1(b)为例,提高折叠式共源共栅运放的直流增益的方法有:①增加M7和M8管的跨导和沟道长度,但是会增大寄生电容,降低运放的次极点频率。②增大M1和M2管的跨导和沟道长度,由于次极点处在折叠点处,因此会降低运放的次极点频率。③可以增加M5和M6管的沟道长度,由于信号不经过这几个管子,因此不会降低工作速度。

    为满足设计要求,该OTA的单位增益带宽至少要达到800 MHz以上。根据文献[4],单位增益带宽GBW满足

    式中:K=μ0Cox,μ0是电子迁移率;Cox是单位面积的栅氧化层电容;Id1是尾电流;W1和L1分别是M1管的宽和长;CL是负载电容。根据式(2),提高单位增益带宽可以通过:增加尾电流,但这样会增加功耗;增大W1,但会增大折叠点处的寄生电容,减小相位裕度。

    同时,OTA的有限增益和有限的稳定时间会使采样保持的实际结果与理想情况之间出现偏差,例如信号失真,低信噪比(SNR)等。因此需要一个快速稳定的高直流增益OTA.为了达到设计要求,需要反复进行模拟和折中,进行优化。

    该OTA采用如图2所示的动态开关电容共模反馈。选择这种共模反馈的原因是:首先,由于此共模反馈电路是离散型共模反馈结构,所以不会浪费功耗。其次,这种共模反馈结构也不会限制OTA的输出摆幅。OTA的主运放和两个辅助运放将采用同一个偏置电路。


    2、频率特性与建立时间

    为了使放大器稳定,辅助运放的单位增益带宽必须要小于主运放的次极点频率,但要大于其主极点的频率。即


    式中:ω3是主运放的-3 dB带宽;ω4是辅助运放的单位增益带宽;ω6是主运放的次极点。

    除了对于放大器稳定性的考虑之外,还需要对OTA的建立时间进行考虑。减少OTA建立时间最有效的方法是减小doublets的影响。

    因此,式(3)的范围就显得太大了,根据文献[5],辅助运放的单位增益极点应该大于整个闭环回路的-3 dB带宽,即

式中βω5是整个闭环回路的-3 dB带宽。需要注意的是,ω4不必比βω5大太多,因为过分增大ω4的代价是使OTA的功耗变大。采样保持电路的结构

    本文的采样保持电路采用电容翻转型结构。如图3所示。该结构具有实现面积小、噪声低、功耗低、保持相稳定时间短等优点。适用于高速的流水线ADC.同时采用了下极板采样技术和全差分结构。全差分结构可以消除电路的共模失调误差,抑制衬底噪声。下极板采样技术的应用则可以几乎完全抑制了在采样时刻由于开关的电荷注入和时钟馈通引入的非线性误差。

    仿真结果

    采用Cadence Spectre作为仿真工具。电源电压为2.5 V,采用TSMC 0.25μm CMOS工艺,在各个工艺角下对OTA进行AC分析,仿真结果如表1所示,在TT工艺角下的波特图如图4所示。


    表中的建立时间t是以达到0.05%精度的建立时间进行计算的。将OTA接成单位增益放大器,输入幅值为1 V的差分阶跃信号,得到如图5所示的瞬态响应曲线。

    在电路的输入端加一个正弦波信号(Vpp为2 V,频率为10 MHz),输出端在保持相时能在4 ns内稳定到1 V,这满足100 MHz采样频率的要求。

    将该OTA应用到图3所示的采样保持电路中,输入幅值为1 V的差分正弦信号,输出信号如图6所示。由图可知,保持值与输入信号的采样值之间的差值小于0.3 mV.对于10位精度的ADC来说,采样保持的误差应该小于

    即0.488 mV.因此该采样保持电路可以应用于10位ADC中。

    测量动态特性最直接的方法是对其输出做快速傅里叶变换(FFT)。无杂散动态范围(spurious freedynamic range,SFDR)是衡量动态性能的一个重要的技术指标。SFDR是指所能处理的最大和最小信号之比。它与输入信号的幅度无关,因此,用它表示的动态性能更具有普遍意义。

    图7(a)和(b)分别是在采样频率为100 MHz下,对由输入信号为5.1758 MHz和47.9492 MHz(约为奈奎斯特采样频率)的满幅度正弦信号(Vpp=2 V)所得的输出信号的FFT频谱图。

    式中:fin是输入频率;fs是采样频率;Nwindow是记录的正弦波的周期数,它必须是一个质数。测量FFT的频谱图可知当输入信号fin=5.175 8 MHz时,SFDR为81 dB;当输入信号fin=47.949 2 MHz(约为奈奎斯特采样频率)时,SFDR为80 dB.

    结论

    本文设计了一个可应用于10位、100 MS/s流水线ADC前端模块的采样保持电路。采用增益提升技术使得采样保持电路中的OTA达到100 dB的增益,并且GBW达到1 GHz,达到0.05%精度的建立时间小于4 ns.采用上述OTA的采样保持电路在100 MHz采样频率下,当输入信号的频率为5.175 8MHz时,SFDR为81 dB.当输入信号的频率为47.949 2 MHz(约为奈奎斯特采样频率)时,SFDR为80 dB.与近期国内外同类电路进行比较,比较结果如表2所示。由表2可知,该采样保持电路在性能上还是不错的。

 


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